【SoC Analog 회로 IP 설계 Engineer】_반도체 설계 혁신기업 공유드립니다.

[헤더헌터_Richadd]

【SoC Analog 회로 IP 설계 Engineer】_반도체 설계 혁신기업 공유드립니다.

안녕하세요.
헤드헌터 시너지파트너즈_서중석입니다.
하기에 헤드헌팅 포지션을 공유드리오니, 검토 후 관심이 있으신 분들은 
메일로 문의 주시면 관련 세부 정보를 공유드리겠습니다.

< 회사정보 >
동사는 유니퀘스트그룹 계열사로서 자율주행센서-빅데이터-인공지능 알고리즘이 결합된 4차 산업에 가장 부합하는 비즈니스 모델을 국내와 미국을 중심으로 공급 지역을 확대해 가고 있으며, 2025년 상장 예정입니다.
  
[근무지] 야탑역
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※ 헤드헌팅 포지션은 수시 접수 후 면접을 진행하기에 적격자가 나오면 채용이 완료됩니다.
 
채용부문: SoC Analog 회로 IP 설계 Engineer
Full-Time | 기술직

Job Purpose
Deep submicron SoC용 Analog 회로 IP설계 담당 엔지니어를 찾고 있습니다

Principal Accountabilities
• SoC용 Analog 회로 IP 설계(BOD, POR, LDO, PLL등)
• 14nm 이하 FinFet 공정에서 저전력 아날로그 회로 설계 경험
• 고속 PLL설계 경험(General purpose또는 Fractional-N type)
• 레이아웃 엔지니어를 위한 Floorplan 설계 및 매칭, 고속배선 가이드
• Post-silicon bring-up 및 디버깅 지원

Key Performance Measures
• Analog 회로 시뮬레이션 능력(noise, loop stability analysis, ad/dc/tran analsys, monte-carlo etc)
• Component 회로 및 Top level 회로 검증을 위한 테스트환경 설정 및 실행
• Post-silicon  디버깅 및 성능 검증

Qualifications
• 박사 졸업 후 5년 산업체 근무 경력. 혹은 석사 졸업 후 10년 산업체 근무경력
• Cadence’s IC, analog circuit simulator(Spectre, hspice, finesim, Verification(DRC,LVS,PEX) 경험
• 영어로 업무 수행 가능자
• [우대사항1] Mix analog/digtal simulation, Verilog 모델링 경험
• [우대사항2] Verilog-A 모델링 및 SKILL Coding 경험


 근무지
 분당 야탑역

※ 헤드헌팅 정보 실시간 공유(직접 운영):   
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※ 상기 포지션에 관심이 있으신 분은 메일 주소를 주시면 관련 정보를 송부드리겠습니다.
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[접수] 아래 e-mail 주소로 이력서를 접수하시면 되시고 기타 문의사항은 메일로 주시면 응대해 드리겠습니다.
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헤드헌터 서중석 상무 / SYNERGY PARTNERS
E-mail :jssuh@synergypartners.co.kr / headhunter-hr@daum.net