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<p><br></p><p style="text-align: center;"><img src="https://t1.daumcdn.net/cfile/cafe/99EC064A5A935B7408" class="txc-image" width="574" height="297" style="width: 574px; height: 297px; clear: none; float: none;" border="0" vspace="1" hspace="1" actualwidth="960" exif="{}" data-filename="KakaoTalk_20180226_095621004.jpg" id="A_99EC064A5A935B740848B5"/></p><p><br></p><p style="text-align: center;"><img src="https://t1.daumcdn.net/cfile/cafe/9967574A5A935B7401" class="txc-image" width="574" height="340" style="width: 574px; height: 340px; clear: none; float: none;" border="0" vspace="1" hspace="1" actualwidth="960" exif="{}" data-filename="KakaoTalk_20180226_095621203.jpg" id="A_9967574A5A935B7401D106"/></p><p>증폭기에서 전압이득그래프에서는 저역 중역 고역 이렇게 저역에서도 감소가 나타낫는데</p><p>전류이득에서는 저역에서는 감소가 없는건가요???</p><p><br></p>
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카페 게시글
전자공학/회로
전류이득그래프
김우식
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조회 74
18.02.26 09:59
댓글 1
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첫댓글 보통 증폭기에서의 전류이득은 트랜지스터 베이스와 이미터, 컬렉터관의 이득관계만을 표현하고 있기때문에.. 이득 감쇠와 주파수의 관계가 의미가 없는 것입니다.
만약 전류도, 소스에스 들어오는 전류에 대해서 부하로 가는 전류까지 고려하게 된다면, 결합콘덴서가 있으면, 전류이득도 감소하게 됩니다.