스크랩 ASIC 개요 및 GUIDE

[운영자]

ASIC Engineer

정확하게 ASIC 엔지니어의 수는 알수는 없지만 제 생각에는 현재 ASIC 설계 관련일을 하시는 분은 대략적으로 500명~1000명 정도 사이 일 것 같습니다.  저의 추측입니다.

ASIC 분야는 크게 front end design 과 back end design으로 나누어 볼 수 있습니다.
frontend는 주로 로직 시뮬레이션, 회로합성이 주 업무이고 backend는 layout이 주 업무 입니다.
물론 한쪽 일을 할 경우에도 양쪽을 알면 도움이 됩니다. 그런데 대부분 엔지니어는 두가지 일 중에서 한쪽을 주로 하고 있습니다. 물론 두 분야를 다하는 엔지니어도 있구요.

그러나 FPGA 엔지니어의 경우에는 두 분야를 다하고 있습니다.
물론 FPGA에서는 LAYOUT 이라기 보다 tool을 잘 이용하여 Place & Route를 하지요. 이 일은 ASIC의 layout 보다는 좀 쉬운 일입니다.

주로 ASIC design House에는 backend 엔지니어가 많구요.
자체 ASIC을 설계하는 회사에는 주로 frontend 엔지니어 많이 필요합니다.
주로 이론을 스터디하여 코딩하고 시뮬레이션 하는 것은 대부분 frontend 작업을 하는 엔지니어가 합니다. 회로합성까지 된 gate level netlist를 backend 엔지니어는 받아서 Layout을 하게 됩니다.

frontend 엔지니어는 HDL siumation, 회로합성, FPGA에 대해 공부하면 됩니다.

HDL siumation은 주로 modelsim, verilog-XL, sysnopsys HDL simulator, ALDEC HDL simualtor를 많이 사용하고, 회로합성은 FPGA의 경우에 FPGA 회사에 OEM으로 제공하고 있고,
FPGA 회사에서 제공하는 tool 등은 사용상에 좀 제약이 있습니다. 다양한 기능을 제공하지 않고 있습니다.
기존의 독립 합성튤은 synopsys, cadence, synficity 등의 tool이 많이 사용되고 있습니다.
그리고 FPGA는 국내에서는 주로 Xilinx, ALTERA가 많이 사용되고 있습니다.
그리고 backend 엔지니어는 주로 Layout이 업무이자만 frontend의 일을 어느 정도 할 줄 아는 것이 업무를 하는데 도움이 됩니다. Layout은 FPGA tool에서 경험하기 어렵고 워크스테이션에 사용되는 고가의 tool이 필요합니다. 주로 avant, cadence사의 제품이 사용됩니다.

FPGA에서 ASIC변환까지

ASIC으로 설계하기 전에, HDL로 대개의 경우에는 FPGA용으로 회로합성을 하여 FPGA를 구현합니다.
그 다음에 동작을 확인한 후에 FPGA에서 사용한 HDL 코드를 이용하여 ASIC FAB 업체에 맞는 다시 회로합성을 합니다. ASIC을 만들게 됩니다. 그리고 FPGA 설계작업과 마찬가지로 layout, timing 시뮬레이션, test vector등의 작업을, FPGA보다 좀 복잡한 과정을 거쳐서 ASIC을 만들게 됩니다.

이런 방식 말고 FPGA용 gate netlist가 있으면, 그 netlist를 ASIC용 netlist로 변환하여 FPGA를 ASIC으로 만들어 주는 FPGA-->ASIC을 만들어 주는 회사도 있습니다. 이 경우는 ASIC을 직접 작업하는 것보다 간단하며, 해 주어야 하는 작업은 timing sim 정도 입니다.
이 경우는 대개, 칩단가는 ASIC보다는 비싸집니다. ASIC과 마찬가지로 FAB 비용을 받는 경우도 있고 수량이 보장이 되면 FAB용은 받지 않는 경우도 있는 것 같습니다. FPGA 가격보다는 많이 싸지며, ASIC 보다는 chip 가격이 대개 비싸집니다.

ASIC 설계 업무 분야

반도체 관련 업무를 몇 가지로 나누어 보겠습니다.
(저도 전부 아는 것은 아니므로 전문가님들이 보시면 양해 바랍니다.)

일단 반도체회사의 업무를 분석하여 보겠습니다. 제가 분류한 것은 설명을 위해서 예를 든 것 입니다.

- 반도체 FAB 공정개발
- ASIC library 개발
- EDA tool 개발
- ASIC backend 업무 (P&R,ERC,DRC등등)
- 아날로그/디지털 circuit 설계
- DRAM 및 기타 메모리설계
- MCU,DSP 설계 엔지니어
- 일반 영상용 ASIC 설계
- 일반 통신용 ASIC 설계
- 기타 ASIC 설계

위의 업무 중에서 HDL을 주로 사용하는 분야는 ASIC 설계, MCU. DSP 등이 주로 될 것 같습니다.
그리고 아날로그 및 디지털 circuit 레벨에서는 spice가 주로 사용되는 것 같습니다.

제 생각에는 HDL을 이용한 설계를 하시려면, 제 생각에는 VLSI 연구실 보다는 영상 또는 통신등의 이론을 연구하는 연구실에 들어가신 후, ASIC 설계를 위한 공부를 별도로 하시는 것이 좋다고 생각이 됩니다. 일반 ASIC 설계시 중요한 것은 이론이 중요합니다. 로직 설계를 tool을 이용하여 하므로 대학원공부를 하시면서 tool은 많이 사용하시면 될 것 같습니다.

요즘 tool은 그래도 사용방법이 쉬운 편입니다.
물론 디지털로직과 반도체설계에 대한 이론들을 공부하시면 좀더 ASIC 설계시 많은 도움이 되겠지요.
반도체 설계 공부는 이런 것들이 있을 수 있겠지요. Layout, MOS 원리, CMOS원리, MOS 레벨의 primitive cell 공부 등 인데 요즘 반도체 관련 책에서 많이 다루고 있는 분야인것 같습니다.
이런 종류의 책들을 공부하면 될 것 같습니다.

그리고 앞으로의 SOC 시대에 있어서 중요한 것은, IP, analog library, 저전력설계, 고속설계 등이 될 것 이고, 저도 아직 경험이 없지만 SOC를 위한 별도의 tool들도 등장하게 될 것으로 보입니다.

그리고 우리나라에서는 약하지만 EDA tool 부분도 반도체가 계속되는 한 중요할 것 같습니다.
공정도 중요하고요, 아날로그설계도 점점 중요해지겠지요. 좀 추가를 하면 SOC 시대이므로 MCU 및 임베디드 OS도 공부가 필요한 것 같습니다.

Simulator의 종류

RTL simulator라고 하는 것 보다는 HDL simualtor라고 하는 것이 더 맞겠네요.
회로합성을 하지 않고도 소스를 가지고 하는 시뮬레이션을 의미합니다.

예를 들어 아주 규모가 큰 회로의 경우에 합성을 하는데도 상당한 시간이 소모 됩니다.

그래서 일부 코드를 수정하여 합성하여 시뮬레이션 하는 것보다는 일단 소스레벨에서 HDL sim을 해서 에러를 수정하고 그리고 합성을 하면 상당히 효율적 입니다. 물론 시뮬레이션이 되어도 합성의 단계에서 에러가 날수도 있지요. 합성이 되면 게이트심을 하고 그 것을 통과하면 P&R을 하면
개발시간이 많이 줄어 듭니다. 그리고 타임심을 하는 것이 ASIC에 있어서 정상적인 수순입니다.

그런데 기존의 FPGA tool들은 코딩을 하고 합성을 한 후에 timing sim만 하게 거의 되어 있습니다.
자일링스의 경우에 modelsim XE가 무료로 제공한다고 합니다. 이 툴을 사용하시면 HDL simualtion을 할 수 있습니다.

그리고 FPGA tool 안의 합성툴에도 기능이 제한 되어 있어요. 왜냐 하면 시뮬레이터나 합성툴도 거의 다른 회사의 튤을 인테그레이션 하여 놓았기 때문이고 거의 무료로 제공하고 있기 때문에 제약점이 있습니다. 예를 들어 합성의 경우 합성후의 스케메틱을 볼 수 없지요. 여러가지 제약점이 있습니다.

아주 FM 대로 ASIC을 하려면, 독립적인 HDL 시뮬레이터, 합성튤을 전문회사에서 구매를 하여야 합니다. 그렇다고 FPGA 회사에서 제공 튤을 가지고, 아주 규모가 큰 회로를 작업하시는 것이 아니라면 큰 문제가 되지는 않습니다. 단 그래도 HDL simualtor는 별도로 구해 보시는 것은 필요하다고
생각됩니다. 자일링스의 경우 modelsim XE를 사용해 보세요.

IP

www.sipac.org 에서 펀글입니다.
설명이 잘 되있죠.
ip를 한글로 하면 반도체 설계 자산 이 되는군요..음...
그럼...

시스템 IC 설계에서 말하는 IP는 재이용 가능한 기능블록을 지칭하며 하드웨어 또는 소프트웨어 기능블록을 의미한다. 재이용 가능한 하드웨어 기능블록을 하드웨어 IP, 재이용 가능한 소프트웨어 기능블록을 소프트웨어 IP라고 한다.
예를 들면, 프로세서, RAM, ROM 등의 기능블록은 하드웨어 IP이고, ARM 프로세서 상에서 실행 가능한 mp3 소프트웨어는 소프트웨어 IP이다. 하드웨어 IP는 형태에 따라 소프트(Soft)IP, 펌(Firm)IP 및 하드(Hard)IP의 3가지로 분류할 수 있다.

소프트 IP
소프트 IP란 일반적으로 하드웨어 기술언어로 쓰여진 논리 합성 가능한 설계 자산하드웨어 기술 언어는 VHDL과 Verilog 등이 이용되며, 합성 가능한 RTL(Register Transfer Level)에서 기술되는 것이 일반적이다. 소프트 IP는 아직 테크놀로지 매핑(Technology Mapping)이 되어 있지 않으며, 이것이 가장 큰 장점이다.

테크놀로지는 사용자쪽에서 선택할 수 있으며, 설계의 수정이나 개량, 기능 변경도 용이하다. IP를 재이용의 관점에서 보면 펌 IP나 하드 IP 보다 유연하다고 할 수 있다. 또한 가격 측면에서도 다른 IP보다 유리하다는 것이 소프트 IP가 주목받는 이유 중의 하나이다. 소프트 IP는 3가지 IP 중에서 유연성이 가장 좋고 필요에 따라 첨삭이 가능한 장점을 가지고 있다. 그러나 플로플래닝(Floorplanning), 구현, 레이아웃 등에 관련된 정보가 없어 면적 및 성능 예측이 잘 안되는 단점이 있다.

소프트 IP의 공급시 최소한의 전달물은 원시코드, 일반적인 라이브러리에 의한 논리 합성용 스크립트, 테스트벤치 및 테스트 벡터, 사양서 등이다. 그밖에 소프트 IP를 사용하는데 있어서 보조적인 것으로서 C언어나 HDL(Hardware Description Language)등에 의한 동작모델, 평가보드가 있다. 소프트 IP는 기능 테스트와 합성 가능성 테스트만 행한 상태이므로 실제 논리 합성 이후의 작업 공정은 모두 사용자 측의 역할과 책임이 된다.
특히 중요한 것은 소프트 IP 자체의 기능이 검증되어 있어도 다른 회로와 조합하면 동작되지 않을 가능성도 있다.


Firm IP
펌 IP는 소프트 IP와 하드 IP의 중간에 위치하며 약간의 플로플래닝 정보를 가진 게이트 레벨의 네트리스트(Netlist)이다. 일반적인 라이브러리를 사용한 네트리스트이므로 게이트 수나 성능 예측에 어느 정도 이용할 수 있다. 그러나 실제 공정에 대응하는 것은 아니기 때문에 참고로 할 뿐이다.

만약 실제 공정에 대응한다면 소프트 IP의 이점인 공정의 이식성이라는 이점이 소멸되고 말 것이다. 하지만, 최근에 ASIC 벤더간의 공정기술 차이가 별로 없어서 어느 한 회사의 라이브러리로 펌 IP를 만들어 두면 타 회사의 테크놀로지에 간단한 변환으로 이식할 수 있다. 이런 특성을 가지는 것이 펌 IP이다.

하드 IP
하드 IP는 공정이 완전히 정해져 있고 배치, 배선이 끝난 설계 데이터로 재이용 가능한 형태의 IP이다. 표준셀이든 게이트 어레이든 문제가 되지 않는다. 즉, 게이트 어레이라면 배선층의 마스크패턴, 표준셀이나 완전주문형이면 전 층의 마스크 패턴을 포함한 설계 데이터로 도면 검증까지 실시한 것을 하드 IP라고 한다. ASIC 벤더가 블랙박스로서 제공하는 코아는 하드 IP에 속한다.

하드 IP의 이점은 도면 검증을 포함하여 블록 레벨에서의 모든 설계가 종료되었다는 것이다. 즉 칩 레벨에서 블랙박스로 취급할 수 있기 때문에 IP중에서도 가장 큰 TAT(Turn Around Time)의 단축이 가능하다. 이런 형태의 IP는 타 공정으로의 전환이 거의 불가능하기 때문에 이식성이 낮다. 또한 반도체 제조업체는 이러한 형태의 설계 정보를 대단히 많이 가지고 있어서 입수하기는 쉽다.

하드 IP는 제조하면 동작할 것이 거의 확실하므로 매우 비싸다. 그러나 사용자는 칩 제조시 특정 반도체 공정에 예속되는 단점이 있다.

설계회로를 DSP 와 FPGA/ASIC 방식중에 어느 것으로 해야 할지?

많은 엔지니어분들이 고민하는 문제 같습니다. 저도 마찬가지구요.
이에 대한 분석은 하나의 논문테마가 될 것 같습니다.

저도 잘 모르지만, 몇자 적어 보고자 합니다. 제가 틀린 부분도 있을 것 같습니다.
많은 전문가 분들의 조언 부탁 드립니다.

어떤 회로를 구현하는 방법을 두가지로 한다고 가정을 하여 보지요.
말씀하시는 것처럼 DSP로 구현하는 방법, 일반로직을 이용하여 FPGA/ASIC로 구현방법이 있다고 가정을 하여 보겠습니다.

가격, 소비전력, 개발기간 등의 세가지를 개발시 고려사항이라고 하여 보지요.

일반적으로 CPU나 DSP는 연산부를 하나 만들어 놓고 반복연산을 하여서 원하는 회로를 구현 한다고 볼수 있겠지요. 물론 요즘에는 연산부 여러개가 동시에 수행이 되는 구조로 발전을 하고 있는 것 같습니다. 병렬처리로 반복연산의 횟수를 줄여서, 동작속도를 개선하여 원하는 회로를 구현하고 있다고 보아야 할 것 같습니다.

연산부를 여러개 만들고, clock speed를 높이면 연산속도가 높아지겠지요.

반도체 공정기술이 발달하면 할 수록 여러개의 연산부를 내장할 수 있고 clock speed를 높일 수 있으므로 요즘의 DSP의 성능은 대단하게 개선이 되고 있는 것 같습니다. 전에는 음성처리 정도를 할 수 있었는데 요즘은 영상처리도 많이 하고 있는 것 같습니다. 그 만큼 연산부도 많아지고, clock speed가 높아지고 있습니다.

요즘 DSP로 JPEG 구현은 가능한 것 같습니다.
clock speed, 소비전력,chip 사이즈 면에서 보아서 유리한 방향으로 선택을 하면 되겠지요.
이런식의 논의를 하여 봅시다.

JPEG을 연산부 10개로 ASIC 구현되는 회로를 DSP에서 연산부를 1개 사용하여 구현을 한다고
가정을 하여 봅시다. 어떻게 되겠습니까?
clock speed는 DSP가 10배 이상 높게 되고, 칩면적은 DSP가 ASIC 면적보다는 작고 ASIC의 1/10 보다는 크게 될 것 입니다.
중요한 것은 구현한 DSP의 clock speed와 칩면적인데, 어느 정도가 되는냐에 따라서 경제성이 좌우 될 것 같습니다.
예를 들어 15배의 clock speed가 필요하고 칩면적은 1/5 정도가 된다고 한다면 소비전력은 3배 정도 필요할 것 같습니다. 그런데 칩면적이 1/5 정도로 가능한지는 저도 잘 모르겠습니다.
결국 설계하고자 회로 구현 시, clock speed, 칩면적, 소비전력 등을 고려하여 유리한 방식으로
설계를 하면 될 것 같습니다.
좀더 단순화 시키면 칩단가와 소비전력을 검토하면 될 것 같습니다.
하여튼 DSP로 설계하여 칩면적이 줄어 들면서, 소비전력도 적당하다면 그런 분야는 DSP로 하는 것이 좋을 것 같습니다. 공정기술이 발전하면 할 수록 DSP의 분야는 늘어나게 되겠지요.
휴대폰에서 사용되는 JPEG은 대부분 ASIC으로 설계를 합니다. 그런데 만약에 소비전력이 문제가 되지 않는 분야라면 DSP를 검토하여 보는 것도 좋을 것 같습니다.
어떤 회로를 두고 DSP나 ASIC 방식 중에 어느 것으로 할 것 인지에 대한 선택은 아직까지는 좀 어려운 점이 많이 있는 것 같습니다. 그러나 반도체공정이 발달함에 따라서 DSP의 분야가 늘어날 것 이라는 것은 분명한 사실이긴 한 것 같습니다.

일단 구현이 가능하고, 소비전력이 적당하면서, 칩면적도 ASIC에 비하여 같거나 작다면 그런 분야는 DSP로 설계를 하는 것이 좋을 것 같습니다. 그런데 요즘 DSP는 일반 연산부만 있는것은 아닌 것 같고, 일부는 hardwired logic이 들어 있는 것 같습니다. 이것만 보아도 무조건 회로를 DSP로 구현하는데는 한계점이 있다고 할 수 있겠지요.

이런 분석을 하여 보면 DSP가 FPGA에 많은 장점을 가지고 있는것은 사실 인것 같습니다. 로직설계 보다 프로그램이 좀더 쉽게 개발이 가능한 것은 사실 이긴 합니다.
이렇게 생각하여 볼 수도 있겠지요. 일반 마이컴으로 동작할 회로를 ASIC으로 구현을 하지 않지 않습니까? 이유가 무엇이지요? 개발기간도 길어지고 비용도 많이 들고 단가도 비싸지게 되기 때문 이겠지요.

이렇듯 반도체의 공정기술이 발달함에 따라서 DSP의 역활은 점점 중요하게 될 것은 사실 입니다.
그러나 어째든 clock speed 및 소비 전력면에서는 ASIC이 항상 우위에 놓이게 될 것 입니다.
이 문제는 앞으로도 많은 고민이 필요한 부분입니다.

그러나 결론을 낼 수 있는 문제는 현재 DSP 기술로 구현이 어려운 전자회로는 아직도 많습니다.
그리고 공정기술이 발달하고 있으므로 ASIC 설계시, clock speed를 높이면서 로직의 크기를 줄일 수
있는 부분에 대한 연구가 좀더 되야 한다고 보입니다. 예를 들면 bit-serial 방식 등이나 distributed 알고리즘등의 VLSI Architechture에 대한 연구가 필요한 것 같습니다.

향후에는 적절하게 어떤 부분은 로직으로 설계하고 어는 부분은 DSP나 CPU로 설계를 할 것인가에
대한 판단이 중요한 문제가 될 것 같습니다. 그리고 응용 시스템의 성격에 맞는 설계 방법으로 회로를 구현하는 것이 맞는 방법 같습니다.

ASIC설계의 기초-ASIC 이란 무엇인가?

ASIC의 Application Specific Integrated Circuit의 약자로 우리말로 하면 특정용도 IC라고 할 수 있다.
ASIC이란 여러가지 의미로 사용될 수 있으나 일반적으로는 TTL, 8051 MICOM과 같은 범용IC에 상반되는 개념으로 생각을 하면 좋을 것 같다. 그러나 요즘은 이런 구분도 애매 모호한 점이 있다. 그러므로 일반적으로 요즘에 시판되는 IC를 모두 ASIC이라고 얘기를 할 수도 있다. 그러므로 ASIC용어에 대한 정확한 이해는 그렇게 중요한 문제는 아닌 것 같다.

ASIC이란 무엇인가 보다는 어떤 기술들을 이용하여 IC를 만들고 있는가? 요즘 IC는 어떻게 만들어 지고 있는가에 대한 고찰이 중요한 것 같다.
공정 측면에서 IC를 만드는 방법을 몇가지로 구분을 하고 있다.
사람이 일일이 모든 Layout을 IC에 맞게 일일이 하는 방식이 full custom방식의 ASIC 설계 방식이라고 얘기 할 수 있는데, 아날로그 IC들이 full custom 방식을 이용하고 SRAM, DRAM, 8051 등과 같이 판매되는 수량이 엄청난 IC는 아직도 full custom 방식으로 설계가 되고 있다.

그러나 요즘 시판되는 일반적인 대부분의 IC는 standard cell (Cell based)방식으로 설계가 되고 있다고 보아야 한다.
standard cell은 and, D flip flop, MUX 등의 기본 로직의 layout을 미리 만들어 놓고 설계회로에 따라서 기본 로직의 Layout을 자동으로 Place 시키고, 자동으로 배선을 하여 원하는 회로를 설계하게 된다. 물론 이 과정에 사람의 손이 가기는 하지만 대부분의 Placement와 routing을 소프트웨어를 이용하여 자동으로 하게 된다. full custom 방식보다 설계시간을 많이 단축할 수 있게 된다.

다른 설계 방식으로는 Gate arrary라는 방식이 있는데, standard cell 방식의 경우에 사용되는 mask의 수가 상당히 많다.
이것은 모든 반도체 공정을 진행하여야 원하는 IC를 만들 수 있게 되어 상당한 시일이 소모가 된다.
그래서 생각한 방식이 몇가지의 mask만 사용을 하여 원하는 IC를 만드는 방법을 연구하였는데,
이 방법은, 일단 NAND 같은 회로를 규칙적으로 배열하여 놓은 상태로 일부의 반도체 공정을 진행하여 놓은 wafer를 미리 만들어 두고, 원하는 설계회로에 따라서 몇 개의 mask만을 이용하여 배선만을 수행하여 IC를 만들게 된다.
이렇게 되면 IC 제작기간이 standard cell의 제작 기간에 비하여 절반 정도로 줄어들게 된다.
그러나 standard cell로 제작된 IC보다 칩 면적이 커지게 되어 단가가 비싸게 된다.
그리고 요즘 나오는 FPGA와도 경쟁을 하게 되고 많은 영역을 FPGA가 대신하게 되면서, 요즘은 Gate Array로 제작되는 IC들이 점차 줄어 들고 있는 추세이다.
디지털회로를 IC로 만드는 경우 대부분 standard cell 방식으로 설계가 되므로 Standard cell 설계 방식에 대한 이해가 중요하다고 할 수 있겠다.

좀더 공부를 위하여 아래에 사이트를 방문하여 공부를 더 하면 좋을 것 같다.
ASIC의 필요성, 구현방법 - ETRI ASIC 지원센터, 1999년 자료

What is ASIC?
ASIC 소개 - ASIC 설계회사 협회 자료
About ASIC - 고려대, ASIC 연구실 자료
반도체이해 - 한국반도체협회 자료
ASIC - PLUS-ONE I&T 자료
ASIC Design Service - ICHIPS 자료
ASIC개요 - [필독]30대 품목기슬.시장통합 요약보고서 일부

[ASIC 엔지니어가 알아야 되는 것은 ?]

디지털 로직 - AND, D Flip Flop, MUX, Counter, SRAM, FIFO ?
Sign extension이란 무엇인가 ?
2의 보수란 무엇인가 ?
CMOS란 무엇인가?
개략적인 반도체 IC 제조 공정 ?
RTL Level 이란 무엇인가 ?
회로합성이란 무엇인가 ?
Pre-gate simulation 이란 ?
Post-gate simulation 이란 ?
Timing simulation 이란 ?
SDF 란 무엇 인가 ?
Gate delay, wire delay 란 무엇 인가 ?
Critical Path 란 무엇 인가 ?
Fanout 이란 ?
Test Vector 란 ?
Fault coverage 란 ?
STA ( Static Timing Analysis ) 란 ?
P&R 이란 ?
PAD 란 ?
리드프레임 이란 ?
Pipeline 설계란 무엇인가 ?
HDL에 있어서 concurrent 란 ?
HDL에 있어서 Event 란 ?
HDL에 있어서 Sensitivity list 란 ?
Standard Cell design과 gate arrary의 차이점은 ?
FPGA와 EPLD의 차이점은 ?
Scan logic, BIST 란 무엇인가 ?
CTS 무엇인가 ?
MASK란 무엇인가 ?
디지털 FIR 필터란 무엇인가 ?
Impulse, Impulse response, Convolution 이란 ?
Sampling 주파수에 있어서 Nyquist 이론 이란 ?
Setup/Hold up timing violation 이란 ?
Vih, Voh ?
TTL level, CMOS level 이란 ?
Pullup, Pulldown 이란 ?
Tri-state, High Impedence, Unknow 상태란 ?
PLCC, BGA package 란 무엇인가 ?
IP, SOC 란 무엇인가 ?

[혀니]

무엇인가? ^^ 잘 보구 갑니다..