Verilog tool Ip Catalog

[정다훈]

# Verilog IP Catalog를 활용해서 125MHz의 input을 5MHz로 바꿔서 출력하는 module을 생성

reference manual

https://digilent.com/reference/programmable-logic/zybo-z7/reference-manual

Zybo Z7 Reference Manual - Digilent Reference

zybo xdc file

Zybo-Z7-Master.xdc

16.98KB

zybo 회로도 파일

zybo-z7-d1-sch.pdf

4.29MB

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모듈을 Vivado 내에서 생성가능 input, output도 생성가능

남이 만든 모듈을 쓸수있음

내가 원하는 clock 만들기

zybo clock --> 125MHZ

sys clock을 누르면 보드의 디폴트 값으로 설정됨

reset과 rock은 안쓸거니까 no check

input 125MHz확인

output 5MHz 확인

이름 무조건 변경

이후 Generate !! 

프로브 찍을곳의 포트를 설정

5MHz 파형 확인

# vivado tool을 사용해서 1hz만들기 (Clock Wizard)

clk_in  #125,000,000Hz

clk_out //1Hz

폴더에 vivado를 하나 만들어줌

하위폴더는 만들어 줄 필요가 없음

design 파일 만들기

소스코드 위치확인

Top module 구현

get post --> input,output 이름 써주면됨

#VIO  --> 보드에 내가 값을 전달할수있는 통로(디버깅 도구)

input  -->  내가 넣고 싶은값  넣기

output --> 넣고싶은값을 보드에 전달

5Mhz -> 1kHz duty ratio 50% (initial value setup)

내가 원하는 값입력 duty ratio 25%

25%duty의 파형이 나옴(1kHz)

# ILA ip

trigger position --> 가로축을 바꿔주겠다

Trigger -->  예) 특정신호가 high로 바뀔 때 특정  voltage이상이면 캡쳐되는 기능

ILA  --> 특정신호가 들어오면 단기기억 메모리에 저장 세로 Position에 따라서 저장되는 크기가 다름

[정다훈]

듀티비 : 펄스를 만들었을 때 한 주기동안 ON 상태가 차지하는 비율