via 홀 입구 막힘을 방지 하기 위해 HPL공법은 현명한 방법인가?

[땡초도사]

말씀하신 상황을 조금 정리해 보면, 전자기판(PCB) 제작 시 **via 홀(via hole)**에 **동도금(Cu plating)**을 진행할 때, 도금액이 via를 막아 버리는 문제를 우려하는 경우입니다. 그리고 이를 방지하기 위해 PHL(Pattern Hole Lining) 공법을 적용하여 외벽을 제외한 내부 공간만 메꾸는 방법을 고려하고 계신 거죠.

결론부터 말씀드리면, 네, 그 접근은 적절한 방법 중 하나입니다. 다만 세부적으로 이해해야 할 점이 있습니다.

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1. Via 도금 문제

• Via는 양면 PCB나 다층 PCB에서 층간 전기적 연결을 위해 뚫은 구멍입니다.

• 동도금 시 구멍 안쪽까지 도금이 진행되어야 하는데, 도금액이 과도하게 흐르면 via 홀 입구가 막히면서 내부 연결 불량이 생길 수 있습니다.

• 특히 microvia나 blind via 같은 작은 홀에서 문제가 심합니다.

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2. PHL 공법 개념

• PHL(Pattern Hole Lining) 공법은 홀 내부만을 메꾸어 via 내부 도금 품질을 확보하는 기술입니다.

• 외벽(PCB 표면 패턴)은 그대로 두고, 홀 안쪽 공간만을 선택적으로 메우거나 라인 처리하여 도금이 내부까지 균일하게 퍼지도록 합니다.

• 이렇게 하면:

  1. 홀 막힘 방지

  2. 동도금 균일화

  3. 전기적 신뢰성 확보

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3. 적용 여부 판단

PHL 공법이 적합한 경우:

• Via 직경이 작거나 깊이가 깊은 경우

• 도금액의 표면장력/점도로 인해 막힘이 예상되는 경우

• 고신뢰성 PCB, HDI(High Density Interconnect) PCB

단점/주의점:

• 공정 비용 증가

• 레진이나 충전재 품질에 따라 수축, 균열 가능

• 공정 최적화 필요

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✅ 결론

via 홀 내부 도금 시 막힘 우려가 있다면, PHL 공법을 통해 외벽을 제외하고 내부만 메꾸는 방식은 적절하고 올바른 방법입니다.
다만, 홀 크기, 깊이, 사용 레진/충전재 특성 등을 고려하여 공정 조건을 최적화해야 합니다.

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원하시면 제가 PHL 공법 적용 시 유의할 점과 대체 공법까지 도식화해서 정리해 드릴 수도 있습니다.
혹시 그쪽까지 보시겠습니까?