반도체공정이 옹스트롱까지 갈 수 있을까요?

**네, 이미 반도체 산업은 '옹스트롬(Å, 1Å = 0.1나노)' 단위의 공정 시대에 들어섰습니다.** 1나노미터(1\text{nm})는 10\text{Å}(옹스트롬)과 같습니다. 따라서 기술표준 명칭상 **2나노 이하 공정부터는 '나노' 대신 '옹스트롬' 단위로 바꿔 부르는 것이 글로벌 반도체 업계의 공식 표기법**이 되었습니다. ### 주요 파운드리 3사의 옹스트롬 로드맵 현재 TSMC, 인텔, 삼성전자 모두 옹스트롬 표기를 도입하여 치열한 초미세 공정 경쟁을 펼치고 있습니다. * **인텔 (Intel):** 가장 먼저 옹스트롬 단위를 도입했습니다. **18A(1.8나노)** 공정 기반 칩 양산에 돌입했으며, 차세대 **14A(1.4나노)** 공정을 추진 중입니다. * **TSMC:** 2나노(N2) 공정 상용화에 이어, 1.4나노급 차세대 공정 명칭을 **A14(14옹스트롬)**로 확정하고 시범 생산 및 양산 로드맵을 가동하고 있습니다. * **삼성전자:** 2나노(SF2) 및 후면전력공급(BSPDN)을 적용한 SF2Z 공정에 이어, **14Å(1.4나노)**급 공정 개발을 순차적으로 진행하고 있습니다. ### 원자 크기의 벽: 실질적인 '물리적 한계'는 어디까지일까? 마케팅적 공정 명칭을 떠나, **실제 트랜지스터의 물리적 수치**가 원자 단위(1~2Å)까지 갈 수 있느냐에 대해서는 몇 가지 명확한 한계점이 존재합니다. 1. **원자 크기의 한계:** 반도체 재료인 실리콘(Si) 원자 하나의 크기가 **약 0.23\text{nm}(2.3\text{Å})**입니다. 즉, 회로 폭이나 게이트 두께를 1\text{nm} 이하로 줄이면 원자 몇 개 수준에 불과해집니다. 2. **양자 터널링 현상:** 회로 간격이 원자 수준으로 좁아지면, 전자가 벽을 그냥 통과해 버리는 **양자 터널링** 현상이 발생해 누설 전류가 폭증하고 제어가 불가능해집니다. 3. **열 및 소재 한계:** 미세화될수록 전력 밀도가 급증해 자칫 칩이 녹아내릴 정도의 발열이 발생합니다. ### 물리적 한계를 극복하기 위한 3가지 혁신 기술 따라서 최근의 반도체 공정은 회로 폭을 그냥 '줄이는' 방식이 아니라, **'구조'와 '소재'를 바꿔 한계를 넘어서는 방식**으로 진행되고 있습니다. * **3D 입체 구조 (GAA → CFET):** 전류가 흐르는 길을 3차원으로 감싸는 GAA(Gate-All-Around) 구조를 넘어, N형과 P형 트랜지스터를 위아래로 층층이 쌓아 올리는 **CFET(상적형 트랜지스터)** 기술로 진화하고 있습니다. * **차세대 노광장비 (High-NA EUV):** 빛의 파장을 극도로 정밀하게 제어해 원자 단위에 가까운 미세 패턴을 그려내는 ASML의 차세대 노광 장비가 핵심 역할을 합니다. * **신소재 도입 (2D 소재 & 유리기판):** 실리콘의 한계를 뛰어넘기 위해 원자 한 층 두께의 **2D 신소재(그래핀, 2차원 천이금속) 및 유리기판** 기술을 접목하고 있습니다. > **한 줄 요약** > 공정 단위로서의 **옹스트롬(1.4나노 = 14Å 등) 시대는 이미 현실화**되었으며, 실제 원자 단위의 물리적 한계 역시 **3D 적층(CFET)과 신소재 기술**을 통해 극복해 나가는 중입니다. >