반도체 설계에서 HW와 LOGIC의 이해

[정다훈]

# 칩이 나오는과정

우리가 설계한 Logic을 wafer 상에 올린다. 칩은 네모로 나오는데 wafer는 원판이므로 wafer의 바깥쪽 부분은 사용되지 못한다.

우리가 Verilog HDL이라는 Hardware Description Language로 설계를 하면 tool을 이용해서 gate로 표현 할 수 있는 코드로 만들어준다. 이를 Netlist라고 부른다.

그리고, code에서 gate로 변환하는 과정을 합성 Synthesis라고 부른다.

<요약>

Verilog HDL로 설계를 하면, 합성 Tool에 의해서 Netlist가 생성되고, Gate Level로 표현된 Netlist를 가지고 실리콘 위에 새기면, 비메모리 반도체가 나오게 된다.

# Combinational Logic

현제 입력에 따라 출력이 항상 똑같이 결정되는 논리회로를 말한다.

예) A와 B의 값이 항상 일정하면 결과도 항상 동일하다.

# Propagation Delay

tPLH(Propagation Delay time from Low to High)

tPHL(Propagation Delay time from High to Low)

전파 지연 시간은 논리 회로가 입력 신호를 받고 출력 신호가 나타날 때까지 걸리는 시간을 의미한다.

예를 들어 Not게이트를 생각 해보면 이론상 왼쪽그림이 나와야 하는데 실제로는 오른쪽과 같은 파형이 나온다.

실제 신호는 0에서 1로 번쩍 올라가는 것이 아닌 연속적으로, 즉 아날로그적으로 증가한다. 그렇다면 0과 1을 어떠한 기준으로 나눌까? 실제로는 대략 50%의 지점을 기준으로 분리하게 된다.

아날로그 적으로 값이 변화하면 입력과 출력의 시간차이가 생길 수 밖에 없다. 그래서 High에서 Low로 내려갈때 발생하는 시간차를 tPHL라고하고 Low에서 High로 상승할때 발생하는 시간차이를 tPLH라고 한다.