HW FSM의 이해

[정다훈]

# FSM (finite-state machine)

- 유한 상태 기계라는 뜻으로, 많은 디지털 시스템에서 System 및 Data Flow Path의 동작을 제어하는 데 사용되는 Sequential 회로이다. 현재상태 Current state와 input에 따라서 다음 상태 Next state가 결정이 된다. FSM을 통해서 HW를 Control 하는데 사용된다.

한 번에 오로지 하나의 상태만을 가지게 되며, 현재상태란 임의의 주어진 시간의 상태를 칭한다. 이러한 기계는 어떠한 사건에 의해 한 상태에서 다른 상태로 변화할 수 있으며 이를 전이라고 한다.

Core를 설계할 때 FSM의 기초구조

IDLE : "놀고있는"이라는 뜻으로 Core가 놀고 있고, 즉 Run이 가능한 상태를 말한다

RUN : Core가 현재 실행중인 상태를 말한다.

DONE : Core가 현재 끝났음을 의미한다.

Q: verilog에서 FSM으로 코드를 짜는 이유가 뭘까? 간단한건 FSM으로 안해도되잖아 FSM의 로직으로 설계했을때의 장점은 뭘까?

좋은 질문이에요, 다훈님! Verilog에서 FSM(Finite State Machine)으로 코드를 작성하는 이유는 설계의 복잡성과 명확성 때문입니다. 간단한 논리라면 굳이 FSM 구조를 사용할 필요가 없을 수 있지만, 복잡한 시스템의 경우 FSM 방식은 여러 가지 장점을 제공합니다. FSM의 장점

1. 설계의 명확성: FSM은 상태 기반 설계를 하므로, 시스템이 어떤 상태에 있고, 특정 입력에 따라 어떻게 변할지를 명확히 표현할 수 있습니다. 이는 디버깅과 유지보수를 훨씬 쉽게 만듭니다.

2. 복잡한 제어 로직 구현: 순차적 동작이나 조건부 흐름이 많은 설계에서는 FSM 구조가 체계적이고 적합합니다. 특히, 신호가 특정 순서로 동작해야 하거나 다양한 이벤트를 처리해야 할 때 효과적입니다.

3. 모듈화와 확장성: FSM은 상태를 중심으로 설계를 나누므로, 새로운 상태나 로직을 추가하는 과정이 비교적 간단합니다. 시스템 확장 시 유용하죠.

4. 자동화 도구와의 호환성: 현대의 FPGA 설계 도구는 FSM 기반 코드를 잘 이해하고 최적화합니다. 따라서 FSM 구조를 사용하면 효율적인 하드웨어 구현이 가능합니다.

5. 문서화 용이성: FSM은 상태 다이어그램으로 표현할 수 있어, 동작을 시각적으로 이해하기 쉽게 만듭니다. 이는 팀 내 협업 시 큰 장점이 됩니다.

결론적으로, 설계하려는 시스템이 간단하다면 FSM 없이도 충분하지만, 복잡한 동작이나 명확한 상태 관리가 필요할 땐 FSM 방식이 매우 유용해요. 어떤 설계를 생각하고 계신가요? 제가 더 도와드릴 수 있을까요? 😊

# Mealy Machine (based on FSM)

즉 출력 값은 입력 값과 현재 상태 모두에 의존한다.

Mealy Machine

output Logic에서 입력값과 현재 상태 모두 체크해야하므로 타이밍적으로 손해를 보게 된다. 그리고 안정성이 떨어진다

보통의 FSM에서는 단방향으로 흘러가는 Moore 머신을 많이 사용하지만 Mealy머신을 사용해야하는 경우는 양방향 핸드쉐이크 인터페이스를 사용하게 되는 경우 대표적으로 사용된다. 

# Moore Machine (based on FSM)

Moor Machine

출력값은 현재 상태에 의존한다.

# 실습과제

FSM 실습과제 Wave form

현재 상태의 입력에 따라 출력이 달라지는 모습, 현재 상태에 따라 다음상태가 결정됨

현재 상태가 done 상태가 되면 무조건 다음상승엣지에 디폴트로 돌아옴

# 실습 응용 (User가 입력한 숫자만큼 Counting을 하는 모듈) 

# 혼자 설계해본 결과

> rtl file

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72

module usr_clk(   input clk,  //clock signal   input reset, //reset signal   input i_run, //running signal   input [9:0] i_num_cnt, //count number (set user)   output reg o_idle, // idle set = 1   output reg o_running,    output reg o_done );   localparam S_IDLE = 2'b00;   localparam S_IRUN = 2'b01;   localparam S_IDONE = 2'b10;   reg [1:0] c_state = S_IDLE;   reg [9:0] count;   reg i_done;      //signal reset   always @(negedge reset) begin     if(!reset)begin       count <= 1'd0;       i_done <= 1'd0;       o_running <= 1'b0;       o_done <= 1'b0;     end   end   // #1 update output signal   always @(*) begin     case (c_state)     S_IDLE : begin       o_idle <= 1'd1;       o_running <= 1'd0;       o_done <= 1'd0;     end     S_IRUN : begin       o_idle <= 1'd0;       o_running <= 1'd1;       o_done <= 1'd0;     end     S_IDONE : begin       o_idle <= 1'd0;       o_running <= 1'd0;       o_done <= 1'd1;     end     endcase   end     // #2 user count   always @(*) begin     if (count >= i_num_cnt-1) begin       i_done <= 1'd1;       c_state <= S_IDONE;     end     else i_done <= 1'd0;   end     // #3 following signal and counting   always @(posedge clk) begin     if(i_run) c_state <= S_IRUN;     case (c_state)     S_IDLE : count <= 1'd0;      S_IRUN : count <= count + 1'd1;     S_IDONE : begin       count <= 1'd0;       c_state <= S_IDLE;     end     endcase   end    endmodule Colored by Color Scripter

cs

> testbench file

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43

module tb_usr_clk;   reg clk;  //clock signal   reg reset; //reset signal   reg i_run; //running signal   reg [9:0] i_num_cnt; //count number (set user)   wire o_idle; // idle set = 1   wire o_running;    wire o_done;     usr_clk DUT1(   . clk(clk),  //clock signal   . reset(reset), //reset signal   . i_run(i_run), //running signal   . i_num_cnt(i_num_cnt), //count number (set user)   . o_idle(o_idle), // idle set = 1   . o_running(o_running),   . o_done(o_done) );       always #5 clk <= ~clk;     initial begin   reset <= 1;   clk <= 0;   #10   reset <= 0;   #10   reset <= 1;   i_run <= 1;   i_num_cnt <= 10'd50;   #10   i_run <=0;   #600   reset <= 1;   i_run <= 1;   i_num_cnt <= 10'd100;   #1200   $stop;   end      endmodule Colored by Color Scripter

cs

초반에 idle상태에서 running상태로 바뀔때 waveform

현재 상태가 i_run에 따라 바뀜에 따라 idle 상태에서 running상태로 변환, 상승엣지마다 카운팅을 하기 시작함

running상태 waveform

done 상태에서의 waveform

현재 상태가 done이 되었으면 다음 클럭에 count값을 0으로 초기화 하고 현재상태를 IDLE(초기상태)로 다시 되돌림