TSMC 2나노 및 SoIC, 애플이 첫 주자로

[불스탁®]

TSMC 2나노 및 SoIC, 애플이 첫 주자로

내년 2나노 첫 생산량 확보 기대, M5 칩에 SoIC 첨단 패키징 공정 도입 계획

TSMC의 2나노미터(2nm) 첨단 공정 및 3D 첨단 패키징 기술이 애플의 대량 주문을 확보했습니다! 업계 소식에 따르면 TSMC는 이번 주 2nm 공정의 시험 생산을 시작할 예정이며, 애플은 2025년 첫 번째 생산량을 가져갈 것으로 전해졌습니다. 또한 차세대 3D 첨단 패키징 플랫폼인 SoIC(시스템 통합 칩) 기술도 M5 칩에 도입되어 양산이 시작될 예정이며, 2026년 SoIC 생산 능력은 몇 배 이상 증가할 것으로 예상됩니다.

반도체 업계 관계자는 SoC(시스템 온 칩)가 점점 더 커짐에 따라 미래에는 12인치 웨이퍼에 하나의 칩만 배치될 수 있다고 전했습니다. 이는 웨이퍼 파운드리의 수율과 생산 능력에 큰 도전이 됩니다. 따라서 TSMC를 비롯한 생태계는 SoIC를 통한 3D 스택 칩 기술 개발을 가속화하고 있습니다. 이를 통해 SoC에 필요한 트랜지스터 수, 인터페이스 수, 전송 품질 및 속도 요구를 충족시키면서 다이 크기의 지속적인 확대를 방지하고, 다양한 공정을 통해 칩 비용을 절감할 수 있습니다.

SoIC 기술의 핵심은 다양한 기능을 가진 여러 칩을 수직으로 쌓아 밀집된 3차원 구조를 형성하는 것입니다. 그중 혼합 결합 기술(Hybrid Bonding)은 AI/HPC 칩 연결의 주류가 될 혁신적인 기술입니다. 엔비디아와 AMD는 현재 SoIC 혼합 결합 간격을 6μm 또는 4.5μm까지 줄이는 기술을 모색 중이며, AI 칩의 극한 계산 성능을 지속적으로 추진하고 있습니다.

현재 TSMC는 SoIC 연구 개발에 큰 투자를 하고 있으며, AMD MI300이 SoIC 패키징을 선도적으로 도입한 고객입니다. 비록 아직 수율 상승 단계에 있지만, 다른 대기업들도 큰 관심을 보이고 있습니다. 올해 TSMC의 주요 고객들은 3nm 공정에서 더 많은 생산 능력을 확보하려 노력할 뿐만 아니라 CoWoS(칩 온 웨이퍼 온 서브스트레이트) 개발 경험을 참고하여 SoIC 패키징 기술에도 높은 관심을 보이고 있습니다.

TSMC의 최대 고객인 애플은 이미 2nm 첨단 공정의 생산 능력을 예약했으며, 애플은 2025년 M5 칩에 SoIC 패키징을 도입하고 양산을 시작할 계획입니다. 공급망에 따르면, AI 칩에 비해 애플의 SoIC 제작은 상대적으로 쉬우며, TSMC는 주요 고객에게 생산 능력을 제공하기 위해 내년 SoIC 생산 능력을 최소 두 배로 확대할 예정입니다. 현재 SoIC의 월간 생산 능력은 약 4천 장이며, 2026년에는 생산 능력이 몇 배 이상 증가할 것입니다.

시장 소식에 따르면 TSMC의 2nm 테스트, 생산 및 부품 장비는 2분기 초에 공장에 설치되었으며, 이번 주 신주 보산에 신축된 웨이퍼 공장에서 2nm 공정 시험 생산을 진행할 예정입니다. 예상되기로는 가장 빠르게는 iPhone 17 시리즈에 도입될 것으로 보입니다. TSMC의 2nm 신규 설계는 2025년 양산을 목표로 하고 있으며, 습식 공정 장비, AOI 검사 장비 등이 혜택을 볼 것으로 기대됩니다.

https://www.ctee.com.tw/news/20240715700047-430501

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