floating point verilog source

[멍청한 학생]

제가 자료 찾다가 찾은 소스입니다

다른건 대충 읽어보면 알겠는데 SynTestbed.v파일은 뭔지 궁금해서요....테스트벤치 인것 같기도 하고 아닌거 같기도하고

제가 여지껏 보았던 초보적인 수준에서의 베릴로그 형식이 아닌거 같아서요..

이 파일들을 그대로 써도 되는건가요? 오픈소스인거 같은데..아님 어떤 부분에서의 수정이 필요한건가요?

그리고 clock 신호가 없던데 이걸 FPGA에 올릴려면 clock부분을 넣어줘야 하는건가요?

그리고 컴파일 했는데 에러가 하나 뜨네요....ㅠㅠ 도와주세요

** Error: C:/zynq/practice/fpmul/prenormshift.v(1): near "assign": syntax error, unexpected "assign", expecting "class"

assemble.v

constants.v

exponent.v

flag.v

fpmul.v

multiply.v

normalize.v

prenorm.v

prenormshift.v

preprocess.v

round.v

shift.v

special.v

SynTestbed.v

그리고 정말 초보적인 질문인데....fpmul.v 이 파일이 탑 모둘인것 같은데 

여기서 sub-mudule을 호출할땐 기준이 뭐가되나요? clock 신호가 없을땐 어떤 기준으로 호출되는지 알고 싶습니다

질문이 좀 많네요....부탁드립니다 ^^

[SystemVerilog]

1 .테스트벤치만들다만거네요
스티뮬러스 주어야 압니다
2 .오류난 소스단독으로발생되지만
모듈 안에서 호출시 무시가능합니다
3 . 서브모듈 호출은 모듈간 네트연결에
의한 회로 구성입니다

[멍청한 학생]

3번 답변에 대해서 더 자세히 알고 싶은데요...클럭이 있으면 아니면 if문이 들어가서 어떤신호가 1이나 0이된다면 아니면 혹은 case를 쓴다면 조건이 들어가기 때문에 이해가 가는데요 이런 신호가 없다면 어떻게 sub모듈호출과 연결이 되는지 궁금합니다...아니면 그냥 하드웨어적으로 연결되어 있어서 값이 들어가는 즉시 하위 모듈에서 계산되서 나오는건가요?

[SystemVerilog]

신호가 발생되지 않으면 조합회로 출력으로 입력값이 유지되면 출력도 유지합니다.
순차회로도 조합회로들과 플립플롭으로 이루어져 있잖아요

[SystemVerilog]

시뮬레이션을 해보면 의도된 출력이 아닌 듯 합니다. 부동 소수점으로 표현된 1X1 혹은 1X10을 계산결과를 보면
결과가 그게 아니거든요

[멍청한 학생]

제가 따로 만든 테스트 벤치에서 부동소수점으로 변환해서 2.25 x -2.25는 되는데 4.382 x -2.236은 안되네요..32비트 마지막 비트가 안채워지네요..ㅠㅠ 어딜 손봐야 하는건지...오픈소스니깐 문제는 없을텐데 왜 그러죠?

[SystemVerilog]

오픈 소스니깐 문제가 있어 보이네요. exponent와 mantissa 결과값이 잘못 나옵니다. 내부적으로
문법적 오류가 아닌 논리적 오류가 있네요

[SystemVerilog]

시스템베릴로그엠서 부동점데이터형변수타입shortreal
이있습니다 비트형을 시스템타스크함수를이용 모니터가가능 합니다

[SystemVerilog]

mantissa곱할때 생략된정수부 1.0 포함해서 곱하기 , 연산결과의 정규화확인해보셨나요

[SystemVerilog]

Bias값은 -127인데 이때 유의해야 할 사항이 정규화에 의한 쉬프트가 발생시 exponent값도 함께 변경해주어야
수 값의 변동이 없습니다.