vhdl을 verilog로 변환을 해서 작업을 하고있는데요 좀 도와주십시요!

[어렵다어려워]

process (ck)

begin

 clk_ge <= ck;

end process;

process(clk_fa,clk_La,rstn)

begin

if (rstn='0') then

suri <= 0;

elsif rising_edge(clk_La) then

suri <= nan_suri;

end if;

if rising_edge(clk_fa)  then

nan_suri <= (nan_suri+ 7);

end if;

end process;

process(dip,ttd)

begin

if(dip = "1110") then

led<=D_IN1;

elsif(dip = "1101") then

led<=D_IN2;

elsif(dip = "1011") then

led<=D_IN3;

else

led<=D_IN;

end if;

end process;

end Behavioral;

process를 쓸때는 verilog에서는 always@문을 쓰는거아닌가요? 고쳐봤는데 첫줄부터 오류가나서.. 어떻게 고쳐야할지 방향과 좀 고쳐주시면 감사하겠습니다.

제가 수정해본 소스입니다

    always @(posedge ck)begin

      //  if(!ck)begin

        clk_ge <= ck;

           end

    always @(posedge clk_fa or posedge clk_La or negedge rstn)begin

        if(!rstn)begin

        suri <= 0;

        end

        else if (clk_La)begin

        suri <= nan_suri;

        end

        if (clk_fa) begin

        nan_suri <= nan_suri+7;

        end

    always @(posedge dip or posedge ttd) begin

        if(dip==4'b1110)begin

            led <= D_IN1;

            end

        else if (dip==4'b1101)begin

            led <= D_IN2;

            end

        else if (dip==4'b1011)begin

            led <= D_IN3;

            end

        else 

            led <= D_IN;

            end

endmodule

이렇게 고치는게맞나요? 그리고 에러가 뜨는게 마지막 always구문이 에러가 나네요 ㅠㅠ

[도요새]

verilog와 vhdl을 함께 표현된 책을 한번 읽어 보세요. Smith저자의 Chip 설계 책 혹은 박현철 저자의 HDL책이 그렇습니다.

[어렵다어려워]

넵 알겠습니다 ㅎㅎ

[어렵다어려워]

글 수정하였는데 한번 봐주세요 제가 고쳐본다고 고쳐봤는데 에러가 떠서 ㅠㅠ