타이밍 제약 과 물리적 제약 주기(타이밍 constrint 주는 방법 알아야 함.)

[견우]

Constraint Types  <= 디바이스, Physical, Timinig Constraints
 XDC <= SDC
 <= XDC는 배치 및 라우팅을 통한 합성에 이용된다.
     -Sign-off STA 
     - 물리적 constraints을 포함한다.

     - UltraFast Design Methology를 고수한다.

Constraint 저장후에 =>  Synthesized Design => Open Implemented Design

  Netlist Analysis => Open Synthesized Design  ( Critical Warning을 제거해야 함. Ex)  multicycle path, false path

Setup 분석에 관계하는 다음 Constraints만이 합성 결과에 실제로 영향을 갖는다.

 Create_Clock

 Create_generated_clock

 Set_input_delay

 Set_output_delay

 Set_clock_groups

 Set_false_path

 Set_max_delay

 Set_multicycle_path

물리적 그리고 구성 Constraints는 합성 알고리즘에서 무시된다.

디바이스 Constraints

타이밍 Constraints
 1> 클럭 주기
 2> 입력 신호 도달 신호
 3> 요구되는 출력 신호
 4> 예외
  - 허위 경로
  - 멀티 클럭 사이클 경로
  - 고정 지연 요구사항


물리적 Constraints
 1> IO Standards
     Package Pin LOC
 2> Floorplaning
    - Instance LOC/BEL
    - Area Group or Pblock
 3> Device Configuration

ps> Constraints는 메모리에서 수정되기 때문에 저장을 해야지 소스 코드의 설계에 대해서 나중에 반영이 된다.

권장사항> 합성후 설계를 열기 위해 XDC를 검증한다.
             모든 오류와 Critical 경고를 제거한다. (CPU 시간을 많이 잡아 먹음, 많은 반복 횟수를 줄인다.)
 
ex1> Set Input Delay
   clock : [get_clocks "*"]  ... 클릭후에 *를 find에서 신호이름으로 변경해준다.
   Objects (Ports) : [get_ports{wbInputData[0] wbInputData[1] ... ]