아나로그 디지탈변환기

신호 변환기 (아날로그-디지탈 변환기: Analog to Digital Converter) 【 이론 】 아날로그신호를 디지탈신호로 변환하는 여러 가지 방법이 있으나 그 주가 되는 3가지 방법에 관해서 회로구성, 동작원리, 특징 등을 설명한다. AD변환에는 입력 아날로그신호에 포함된 최고주파수의 2배 이상으로 샘플링하여야만 원신호를 재현할 수 있다는 사실이 알려져 있다(Nyquist 정리). 따라서 고주파신호일수록 고속 ADC를 요구한다. 또 ADC의 출력 2진수의 비트수가 많을수록 ADC의 분해능(resolution)이 높다고 말하며 입력 아날로그신호의 레벨이 더 세분화되어 디지탈신호로 표현된다.   1. 병렬비교 ADC   <IMG height=701 src="https://img1.daumcdn.net/relay/cafe/original/?fname=http%3A%2F%2Fwww.roboblock.co.kr%2Finfo%2FLNZFN001.GIF" width=492 align=bottom border=0> <IMG height=322 src="https://img1.daumcdn.net/relay/cafe/original/?fname=http%3A%2F%2Fwww.roboblock.co.kr%2Finfo%2FLNZFN002.GIF" width=296 align=bottom border=0> 이것은 병렬 비교형 ADC로써 flash형이라고도 불리우며 가장 속도가 빠른 ADC이다. 그림 17-1은 그 구조를 나타내며 아날로그 입력 전압 <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이 병렬 비교기들에 의해서 그 레벨이 비교되어 3비트의 2진수로 동시에 부호화되어 나온다. 이 형태에서 n비트 출력을 위해서는 <TABLE height=22 cellPadding=0 width=21 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> 2^n </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>개의 동일저항과 <TABLE height=22 cellPadding=0 width=50 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> 2^n -1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>개의 비교기가 필요하다(예컨대 8비트 ADC에서는 256개의 R과 255개의 비교기가 필요하다). <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>의 레벨에 따라 그보다 더 높은 "+"단자 전압이 걸리는 하위 비교기들은 출력이 모두 HIGH가 되고, 나머지 상위 비교기들의 출력은 모두 LOW가 된다. 예컨대 <TABLE height=23 cellPadding=0 width=183 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> (3/8)V_R < V_1 < (4/8)V_R </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>일때 W1∼W3는 모두 HIGH, W4∼W7은 모두 LOW가 된다. 이 상태에서 ADC 출력은 <TABLE height=23 cellPadding=0 width=159 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> Y_2 Y_1 Y_0 = 011(=3) </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이 된다. 그림 17-2는 엔코더의 입·출력간의 관계를 나타낸다. 변환 도중에 아날로그 입력전압이 변하면 안되므로 Sample/Holder회로를 ADC 앞에 연결한다. 변환속도는 비교기 및 엔코더의 지연의 합에 의해서 결정되며, 현재 20ns이하의 ADC도 사용되고 있다. 4∼8비트(16∼256레벨)가 상용화되고 있으며 비트 수가 이 이상되면 구조가 너무 커진다. 1초에 변환할 수 있는 수를 변환율(conversion rate)이라 하고 변환속도의 역수와 같다. 2. 이중적분형(dual slope) ADC   <IMG height=646 src="https://img1.daumcdn.net/relay/cafe/original/?fname=http%3A%2F%2Fwww.roboblock.co.kr%2Finfo%2FLNZFN003.GIF" width=693 align=bottom border=0> 이것은 비교적 서서히 변하는 아날로그 신호를 정밀하게 디지탈신호로 변환하는 데 적합한 것으로써 그림 17-3에 표시한 바와 같이 적분기, 비교기, 카운터로 구성된다. 원리적으로 아날로그 전압에 비례하는 시간동안 클럭펄스를 카운트하여 그 카운트 수를 디지탈신호로 출력한다. 아날로그 입력전압에 비례하는 시간을 얻는 데 적분기를 쓴다. 그림에서 기준전압 <TABLE height=23 cellPadding=0 width=49 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_R < 0 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>, 아날로그 입력전압 <TABLE height=23 cellPadding=0 width=45 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i > 0 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이라고 가정하자. 처음에는 스위치 S2가 닫혀있다가(적분기의 출력전압 <TABLE height=23 cellPadding=0 width=55 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_o = o </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>) t=0에서 S1이 1로 스위칭됨과 동시에 S2가 열린다. 그러면 <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_o </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>는 직선적으로 감소하며 <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> T_1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>후에는 <TABLE height=23 cellPadding=0 width=208 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_o = -(V_i / RC) T_1 ~ propto ~ V_i </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>, <TABLE height=23 cellPadding=0 width=52 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> t =T_1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>에서 S1을 2로 옮기면 <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_o </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>는 <TABLE height=23 cellPadding=0 width=61 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_R / RC </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>의 증가율로 상승한다. <TABLE height=23 cellPadding=0 width=55 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_o = 0 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이 될 때까지의 시간을 <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> T_2 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>라 하면 다음과 같이 계산될 수 있다.   <CENTER> <TABLE height=46 cellPadding=0 width=329 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i over RC T_1 = V_R over RC T_2 , ~~~T_2 = T_1 over V_R V_i ~propto ~V_i </MATH></TD></TR> <CAPTION> </CAPTION></TABLE></CENTER>   이 회로는 RC에 무관하므로 R, C의 값이 정밀할 필요가 없다. <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> T_2 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>동안만 카운터로 클럭펄스를 센다면 그 수는 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>에 비례하고 결국 아날로그 입력에 비례하는 디지탈 신호를 얻을 수 있다. 이 ADC는 아날로그 입력전압과 기준전압을 2회 적분하기 때문에 이중적분형이라고 부른다. 동작원리로부터 이 회로는 고속 AD변환에는 부적당함을 알 수 있다. 그러나 회로가 간단하고, 잡음에 강하므로(잡음을 적분하면 0이 된다 ; 또 1/60초 마다 한번씩 적분하면 60Hz의 방해도 제거된다) 저속 고정밀도 ADC에 흔히 쓰인다. 예컨대 6자리(999999 = 106-1 221 ; 21비트) 디지탈 전압계등은 이런 ADC를 이용한다.   3. DA 피드백 형 ADC   이것은 ADC의 츨력 디지탈 부호를 다시 DA로 변환하여 입력신호와 비교한다. 다음 3가지가 있다.   (1) 계단형 ADC(staircase ADC) <IMG height=593 src="https://img1.daumcdn.net/relay/cafe/original/?fname=http%3A%2F%2Fwww.roboblock.co.kr%2Finfo%2FLNZFN004.GIF" width=462 align=bottom border=0> 그림 17-4(a)에서 S/H된 아날로그신호 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>가 비교기의 "+"단자에 입력된다. t=0에서 2진 UP 카운터는 0으로 세트된다. 따라서 비교기의 "-"단자에 입력되는 DAC의 출력전압은 0이다. 그림 17-4(a)에서 <TABLE height=23 cellPadding=0 width=61 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i > V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이면 카운터는 클럭에 따라 1씩 카운트 UP한다. 그러므로 <TABLE height=23 cellPadding=0 width=29 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>는 그림 17-4(b)에 표시한 바와 같이 계단적으로 증가한다. <TABLE height=23 cellPadding=0 width=29 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>가 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>를 넘으면 비교기 출력의 부호가 바뀌어지고 카운터를 정지시킨다. 이때의 결과가 디지탈출력이 된다. 제어회로가 카운터를 0으로 다시 리셋시키고 위의 과정을 반복하여 새로운 입력신호의 레벨을 변환한다. 이 방법은 구조가 간단하지만 출력을 얻는 데 시간이 걸린다(최악의 경우 <TABLE height=22 cellPadding=0 width=50 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> 2^n -1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>개의 클럭이 필요하다 ; n은 ADC의 비트 수).   (2) 추적형 ADC(tracking ADC) <IMG height=783 src="https://img1.daumcdn.net/relay/cafe/original/?fname=http%3A%2F%2Fwww.roboblock.co.kr%2Finfo%2FLNZFN005.GIF" width=554 align=bottom border=0> 그림 17-5(a)는 그림 17-4(a)의 UP카운터를 UP/DOWN 카운터로 대치한 것으로써 이 그림에서 알 수 있듯이 작은 변화를 추적해가는 데 유용하다. 먼저와 같이 t=0에서 카운터는 0으로 세트된다. 따라서 DAC 출력전압 <TABLE height=23 cellPadding=0 width=29 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>는 "0"이다. <TABLE height=23 cellPadding=0 width=61 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i > V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>일 때 먼저와 마찬가지로 카운터는 클럭에 따라 1씩 카운트 UP한다. <그림 17-5(b) 참고>. <TABLE height=23 cellPadding=0 width=29 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>가 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>를 넘으면 비교기 출력의 부호가 바뀌어지고 이번에는 카운터가 1씩 카운트 DOWN 한다. 결과적으로 얻어지는 디지탈출력은 정확한 값에서 ±1LSB만큼 오차를 가진다. 그림에 표시한 대로 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i1 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>에 대해서는 디지탈출력=1000, <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i2 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>에 대해서는 1011, <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i3 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>에 대해서는 1001이다. 이와 같이 입력 신호의 작은 변화를 계속 추적해 간다. (3) 축차근사 ADC(successive approximation ADC) <IMG height=283 src="https://img1.daumcdn.net/relay/cafe/original/?fname=http%3A%2F%2Fwww.roboblock.co.kr%2Finfo%2FLNZFN006.GIF" width=364 align=bottom border=0> 이것은 카운터 대신 더 복잡한 디지탈회로를 포함한다. 처음에 모든 비트를 0으로 세트한다. MSB부터 시작하여 각 비트를 차례로 1로 세트한다. DAC의 출력은 비교기에서 입력신호 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>와 비교된다. 만일 <TABLE height=23 cellPadding=0 width=29 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_A </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>가 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>를 넘지 않으면 대응하는 비트는 1로 그대로 두고 넘으면 대응하는 비트를 다시 0으로 세트한다. n비트 ADC에서는 이와 같은 스탭을 n번 거쳐서 완전한 출력 비트가 얻어진다. 좀더 구체적으로 그림 17-6을 통해 알아보자, 처음에 비교기는 입력 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>를 DAC출력 <TABLE height=23 cellPadding=0 width=44 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_R /2 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>과 비교한다. <TABLE height=23 cellPadding=0 width=95 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i > (V_R /2) </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이면 비교기 출력 +, MSB는 그대로 1로 두고 <TABLE height=23 cellPadding=0 width=95 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i < (V_R /2) </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이면 비교기 출력은 0, MSB는 0으로 다시 세트한다. 이상에서 MSB가 1인가 0인가에 따라 <TABLE height=23 cellPadding=0 width=143 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> (V_R /2) + (V_R /4) </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>또는 <TABLE height=23 cellPadding=0 width=73 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> 0 + V_R / 4 </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>이 된다. 이제는 이것이 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>와 비교되며, 그 대소에 따라서 (MSB-1)비트가 1또는 0으로 결정된다. 이와같은 과정을 n번 반복한다. 그림 17-6은 <TABLE height=23 cellPadding=0 width=24 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_o </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>가 <TABLE height=23 cellPadding=0 width=28 border=1> <TBODY> <TR> <TD vAlign=center width="100%"><MATH> V_i~ </MATH></TD></TR> <CAPTION> </CAPTION></TABLE>에 점차적으로 접근해 가는 모양을 나타낸다. 여기서 T는 테스트 기간이고 P는 테스트되어 결정된 비트를 출력으로 내보내는 기간이다. 이 형의 ADC는 구조가 간단하고 비교적 정확하고 빠르기 때문에 많이 사용된다. 현재 8∼19비트의 AD변환 시간이 10μs되는 것들이 있다.