LV 차단회로 개념설계 진행상황

[20 조현승]

이번년도 차단회로는 크게 세 가지 버전을 생각하고 있습니다.

1. 통상적 기계식 릴레이를 활용하는 작년도 회로.

2. 포토커플러를 사용하여 기계식 릴레이를 약간 줄이고, 래칭메커니즘을 바꾼 개량형 회로

3. NAND R/S Latch를 사용하여 기계식 릴레이를 하나로 줄인 Solid-State 회로

이렇게 세 가지 버전을 생각해보았습니다. 

1. 기계식 릴레이 사용 버전

네. 작년도와 완전히 동일한 회로입니다. 메커니즘이 안정적이기도 하고, 특히나 fault표시등이 AIR동작을 위한 전류가 아닌, 별개의 전류를 통해 점등이 된다는 점이 마음에 들어 따로 수정을 하지 않았습니다. 

BMS, IMD, BSPD 차단 릴레이가 완전히 독립되어 있고, 노이즈에 강한 기계식 릴레이가 사용된다는 점으로 인해 신뢰도가 높은 제일 안정적인 방식인것 같습니다. 

단점으로 기계식 릴레이의 한계로 진동 및 충격에 약하고, 릴레이 크기가 커 소형화에 상당히 불리한 단점이 있겠습니다.

2. 포토커플러를 이용하고, 래칭메커니즘을 변경한 회로

그라운드가 fault 시그널 쪽에 있는 것이 아닌, 바로 코일 옆(low side)에 있는 방식입니다. 이와 반대로 코일쪽에 전원부를 위치 시켜 포토커플러를 low-side switch로 사용할 수도 있습니다.

장점으로는 BSPD, IMD, BMS 래칭 방식이 모두 동일하여 기판 디자인이 쉽다는 점이 있겠습니다. 

단점으로는, 각각 fault신호등이 독립적, 릴레이 상태에 대한 피드백으로써 작동하기 위해서는 완전 별개의 전원을 공급받아야 하고

AIR동작을 위한 전류로 받는 경우, High-side쪽이 open되어버리면(예 - BSPD 릴레이가 open 된 경우), IMD, BMS의 상태표시등이 켜지지 못해

상태를 알 수 없다는 문제가 있습니다. 

또한 단점으로는 포토커플러의 전류량 문제가 있습니다. 포토커플러의 경우 보통 signal-level 수준의 전류량을 제어하는데에 쓰이기에, 릴레이의 코일을 작동시킬 수 있는 레벨을 안정적으로 스위칭 할 수 없을수도 있다는 문제가 있습니다.

빵판을 통해 포토커플러 테스트를 해봤을때 12V의 전압을 충분히 스위칭할 수 있는 것으로 파악하였으나, 과연 안정적으로 스위칭이 가능할지는 두고봐야 알 일이기 떄문에 조금 더 연구를 해보는 한편, 적절한 SSR(무접점 릴레이)도 찾아볼 필요가 있을 것 같습니다. 

3. NAND R/S Latch를 활용한 Solid-State SDC

CD4044BE라는 CMOS Quad NAND R/S Latch with 3-State Outputs 소자가 사용되었습니다. 

CMOS Quad NAND R/S Latch with 3-State Outputs를 이용하여 래칭을 구현했습니다. 

위에 있는 사진이 NAND-gate latch 입니다.

간략하게 설명을 해보겠습니다. NAND-Gate Latch는 S(Set)과 R(Reset)이라는 두 input과 Q라는 ouput, Q의 conjugate Q/가 있습니다. 

S에 1(High), R에 0(Low)값을 입력하면 Q에는 0(Low)값이 나옵니다. 반대로 S에 0, R에 1의 값을 입력하면 Q에는 1(High)값이 나옵니다.

여기서 눈여겨볼 점은 S=1, R=0인 상태에서 R=1로 바뀌더라도 Q의 값은 0으로 유지됩니다. 반대로 S=0, R=1인 상태에서 S=1로 바뀌더라도 Q의 값은 1로 유지됩니다.

본인의 필력 문제로 이해가 어려울 수도 있습니다. 더 자세히 알고싶은 분은 유튜브 인도인의 도움을 받을 수 있으면 좋겠습니다.

이를 적절히 변형하여 응용하면 

이러한 Truth Table을 만들어 Latching을 구현할 수 있습니다. 

위의 회로에 있어 CD4044BE의 3,7,11,15핀은 set_input으로서, 기본적으로 High가 걸려있고, 이는  SDC_RESET버튼과 연결되어 있습니다. SDC_RESET버튼을 누르게 되면 3,7,11,15번 핀은 Ground와 연결되어 Low의 값을 받게 됩니다. 

4,6,12,14핀은 Reset핀으로써, 정상상태일때 High를 주는 Fault신호와 연결되어있고, 문제가 발생할시 Low값을 주게 됩니다. 

따라서 정상상태일떄 S=1. R=1의 값을 가지고 있고, 중간에 SDC_RESET 버튼을 누르더라도 1의 값이 유지됩니다. 

반대로 S=1, R=0인 상태가 되는 순간 Q=0의 값을 가지게 되고, 중간에 다시 R=1의 값을 보낸다고 하더라도, Q=0으로 값이 유지되게 됩니다. 

SDC_RESET버튼을 눌러야지만 Q=1로 값이 변경될 수 있습니다.

이해되셨으면 좋겠네요.

그리고 이렇게 각각 Gate의 아웃풋은 AND Gate를 통해 릴레이 코일에 전류를 공급할지 안공급할지 결정되게 됩니다. 

이 회로의 경우, 74LS32 Quad 2-input OR Gate를 사용했습니다. 각각의 Q값을 그라운드와 연결한 OR Gate에 연결시키고, OR Gate의 

아웃풋을 모두 AND처리를 하여, 4개의 OR gate중 하나라도 0이 나오는 순간 Ground로 Pull-Down 되게 하였습니다. 

이렇게 신호는 MOSFET을 통해 한번 걸러져 최종적으로 SPST/SPDT릴레이로 연결됩니다. 

이 회로의 장점은 기계식 릴레이를 사용안하게 됨으로써 진동/충격에 강하고, 소형화가 쉽다는 점이 있습니다,

그러나 단점으로는 

1. 추가적 보호를 해야한다.

2. 규정에 태클을 받을 여지가 있다

3. 소자가 없기에 실험을 해보지 못했다. 

가 있습니다.

 Solid-State 소자들의 특성상 노이즈와 전압 스파이크에 취약하여, 적절한 필터를 사용하여 신호를 안정화시켜줘야 합니다. 

그리고 KSAE가 과연 BMD, IMD, BSPD의 신호를 묶어서 AND처리를 하는것을 허용해줄지 모르겠습니다. 이는 KSAE Q&A를 통해 

확실히 할 필요가 있다고 생각합니다.

마지막으로 핵심 소자인 CD4044BE와 74LS32가 ㅎㅎㅅ에 없고, 애초에 국내에 없기 때문에 테스트를 해보지 못했고, 막상 실험을 해보면

생각하던 방식과 다른 방식으로 작동을 해버릴 가능성도 있습니다. 현재 소자를 주문했고, 최대한 빨리 테스틀 해보아야합니다. 

태클 매우 환영합니다. 제발 걸어주세요. 

[22 이영대]

고생이 많습니다 ㅎㅇㅌㅎㅇㅌ!

[20 조현승]

헉 아직 글 완성안했는데 완성되고 다시 읽어주세요.ㅋㅋ